Verilog笔记 2023年11月15日 [TOC] 1.Verilog HDL语法 1.1基本概念 1.1.1基本格式 module 模块名（端口名1 端口名2 端口名3 ...）; 端口类型说明（input，output,inout）; 参数定义（可选）; 数据类型定义（wire，reg等）; 实例化底层 27
